T Flip-Flop
- Percobaan 2 Kondisi 12
Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=clock, B1=1, B2=don’t care
2. Gambar Rangkaian Simulasi
[Kembali]
Gambar Rangkaian Percobaan 2 Kondisi 12 Pada Modul II Flip-Flop :
3. Video Simulasi
[Kembali]
Video Simulasi Rangkaian Percobaan 2 Kondisi 12 :
4. Prinsip Kerja [Kembali]
Untuk melakukan percobaan ini, disiapkan rangkaian flip-flip T yang terdiri atas J-K flip-flop kedua input yang saling terhubung. Output B1 beralogika 1 menuju dengan kaki S, sementara perubahan pada B0 merupakan clock, yang akan terhubung ke kaki Rnya. Kaki J-K akan terhubung ke sumber VCC yang juga beralogika 1, sedangkan B2 dalam kondisi "don't care" atau bisa dibilang itu tidak akan mempengaruhi output pada rangkaian jika B2 di ubah, contohnya, baik dapat berupa hubungan atau juga tidak. Hasil yang akan didapatkan dari rangkaian ini ialah Q = 0 dan Q' = 1. Ini sesuai dengan jenis tabel kebenaran, yang merepresentasikan kondisi reset yaitu mulai dari nol lagi atau dihapuskan.
5. Link Download
[Kembali]
- Rangkaian Simulasi [Download]
- Video Simulasi [Download]
- Datasheet [Download]
- HTML [Download]
.png)
.png)
Tidak ada komentar:
Posting Komentar